【改訂2版】FPGAボードで学ぶ 組込みシステム開発入門［Intel FPGA編］

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3種類のFPGAボード用設計データ

（2020年3月5日更新）

本書の例題や課題解答例の設計データです。3種類のFPGAボード（DE0-CV，DE10-Lite，DE1-SoC）用のデータを用意してあります。ダウンロードしてご使用ください。なお下記正誤表の内容は反映済みです（2020年3月5日現在）。
利用方法に関して本書Appendix IIに補足説明がありますのでご確認ください。

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FPGAボード用設計データ

お詫びと訂正（正誤表）

本書の以下の部分に誤りがありました。ここに訂正するとともに，ご迷惑をおかけしたことを深くお詫び申し上げます。

（2020年3月5日最終更新）

P.336　最下行

誤 

/* BUSYフラグ読み出し */
reg    sccbbusy;
assign readdata = (address==1'b0 && read==1'b1) ? {15'b0, sccbbusy}: 16'b0;
正 

/* BUSYフラグ読み出し */
reg    sccbbusy;
assign readdata = (address==1'b1 && read==1'b1) ? {15'b0, sccbbusy}: 16'b0;

P.344　9～10行目

誤 

{
    while ((IORD_ALTERA_AVALON_PIO_DATA(SCCBSTAT) & SCCBBUSY) != 0);
    IOWR_ALTERA_AVALON_PIO_DATA(SCCBREG, data);
}
正 

{
    while ((IORD_16DIRECT(SCCBSTAT, 0) & SCCBBUSY) != 0);
    IOWR_16DIRECT(SCCBREG, 0, data);
}

（以下2018年9月10日更新）

P82　4行目～13行目

誤 

CNT60 SECCNT( .CLK(CLK), .RST(RST), .CLR(clr), .CEN(en1hz),
              .INC(secup), .QH(sec10), .QL(sec1), .CA(cout) );
CNT60 MINCNT( .CLK(CLK), .RST(RST), .CLR(clr), .CEN(cout),
              .INC(minup), .QH(min10), .QL(min1), .CA(dummy) );


/* 7セグメントデコーダの接続 */
SEG7DEC d0( .SW(sec1),   .HEX0(HEX0) );
SEG7DEC d1( .SW(sec10),  .HEX0(HEX1) );
SEG7DEC d2( .SW(min1),   .HEX0(HEX2) );
SEG7DEC d3( .SW(min10),  .HEX0(HEX3) );
正 

CNT60 SECCNT( .CLK(CLK), .RST(RST), .CLR(clr), .EN(en1hz),
              .INC(secup), .QH(sec10), .QL(sec1), .CA(cout) );
CNT60 MINCNT( .CLK(CLK), .RST(RST), .CLR(clr), .EN(cout),
              .INC(minup), .QH(min10), .QL(min1), .CA(dummy) );


/* 7 セグメントデコーダの接続 */
SEG7DEC d0( .DIN(sec1),  .nHEX(HEX0) );
SEG7DEC d1( .DIN(sec10), .nHEX(HEX1) );
SEG7DEC d2( .DIN(min1),  .nHEX(HEX2) );
SEG7DEC d3( .DIN(min10), .nHEX(HEX3) );